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These sur la génération physique d'alea H/F

Job ID: R0105760 Location: Gennevilliers, Île-de-France Region, France
Full time, Fixed Term / Temporary

QUI SOMMES-NOUS ?

Thales propose des systèmes d’information et de communication sécurisés et interopérables pour les forces armées, les forces de sécurité et les opérateurs d’importance vitale. Ces activités, qui regroupent radiocommunications, réseaux, systèmes de protection, systèmes d’information critiques et cybersécurité, répondent aux besoins de marchés où l’utilisation des nouvelles technologies numériques est déterminante. Thales intervient tout au long de la chaîne de valeur, des équipements aux systèmes en passant par le soutien logistique et les services associés.

Le site de Gennevilliers est le cœur des activités de conception, et de développement et de soutien des produits et solutions de radiocommunications des Armées, des systèmes de réseaux d’infrastructures résilients et de communications par satellite, et ainsi que des solutions de cybersécurité.

QUI ETES-VOUS ?

De niveau ingénieur, idéalement en Cryptographie matérielle avec un parcours initial en Mathématiques, ou en Mathématiques appliquées (avec une préférence pour les domaines suivants : Traitement du signal, signaux aléatoires, processus stochastiques).

Vous êtes curieux scientifiquement et avez des aptitudes à s’adapter aux domaines qui ne sont pas au cœur de sa formation initiale. Un profil ingénieur en électronique ayant suivi, en parallèle de sa troisième année, un master recherche est un plus.

CE QUE NOUS POUVONS ACCOMPLIR ENSEMBLE :

Les générateurs d’aléa sont des éléments essentiels pour les systèmes cryptographiques. Ils représentent  en effet l’unique source de diversité algorithmique, dont la richesse combinatoire (mesurée par l'entropie) constitue le seul rempart contre des attaques par force brute (énumération de toutes les possibilités).

L’implantation d’une source d’aléa basée sur un processus physique véritablement aléatoire (TRNG – True Random Number Generator) dans un circuit intégré ASIC ou FPGA visant un haut niveau de sécurité est une tâche difficile pour au moins deux raisons : la première est que l’on cherche à implanter un mécanisme volontairement non-déterministe sur une technologie (et avec des outils) dont l’objectif est justement d’assurer le déterminisme de fonctionnement. La seconde difficulté est que la solution implantée doit impérativement permettre le calculdu taux d’entropie par bit minimum pour tous les échantillons produits, car c’est cette valeur minimale d’entropie qui permettra ensuite de prouver la sécurité du TRNG..

Peu de solutions techniques répondent à ce jour à la fois aux contraintes d’implantation dans un circuit intégré, et à la capacité de prouver l’imprédictibilité des échantillons (i.e. l’entropie). Ces solutions exploitent en général le bruit électronique intrinsèque à la technologie, et en particulier le bruit d’agitation thermique des électrons. Ce bruit est capturé puis échantillonné par différents mécanismes (par ex. phases d’oscillateurs libres), et un modèle stochastique de la chaine complète est alors mis en place et validé. Ce modèle permet de représenter l’ensemble de la fonction sous forme d’évolutions de probabilités de variables aléatoires. Il prend en entrée le phénomène physique caractérisé par ses distributions statistiques, et permet ainsi d’apporter une preuve mathématique sur l’entropie des échantillons en sortie.

Un des mécanismes identifié comme candidat potentiel pour exploiter le caractère imprédictible du bruit électronique d’un circuit intégré est la PLL (Phase-Locked-Loop). Cet élément repose sur un oscillateur libre asservi sur une horloge d’entrée, et il présente l’avantage d’être implanté dans pratiquement tous les circuits intégrés (où il permet de synthétiser différentes fréquences d’horloge à partir d’une horloge de référence). Les PLL sont donc des éléments standards, fonctionnellement parfaitement maitrisés et très largement étudiés. Comme tous les oscillateurs, la PLL  présente nécessairement un bruit de phase sur l’horloge en sortie. Ce bruit de phase est un paramètre que les concepteurs cherchent traditionnellement à réduire, mais qui ne peut pas être supprimé totalement. Or ce bruit de phase est justement la résultante des bruits électroniques internes imprédictibles sur lesquels un TRNG peut s’appuyer (en particulier le bruit thermique et le bruit de scintillement). Pour ces différentes raisons, les PLL sont des candidats privilégiés pour l’implantation de source d’aléa.

L’objectif de la thèse sera donc la caractérisation de la PLL en tant que source d’aléa exploitable pour la mise en place de TRNG embarqués sur ASIC ou FPGA, visant un haut niveau de sécurité.

Principaux objectifs de la thèse

De nombreux travaux existants [1], [2] et [3] adressent déjà cette problématique, mais plusieurs verrous restent à lever. En particulier :

  • La mise en place d’une modélisation stochastique basée sur le bruit thermique, au plus proche du phénomène physique, permettant de modéliser la distribution de probabilité de la phase, et notamment la corrélation entre deux réalisations successives d’échantillonnage de cette phase. Ainsi que la mise en place d’outils de mesure statistique de cette corrélation pour caractériser les paramètres du modèle et le valider.
  • La mise en place d’outils de mesure statistique des paramètres du bruit d’agitation thermique électronique capturé par la PLL, permettant de faire abstraction des autres sources de bruit externes ou internes au circuit.
  • L’éventuelle mise en place d’une modélisation adaptée aux autres sources de bruit interne (dont la contribution à l’entropie est à défaut ignorée), comme le bruit électronique de scintillement (Flicker) par exemple
  • La mise en place de tests embarqués capables de surveiller, en continu, les paramètres de ces sources de bruit pour vérifier le bon fonctionnement du TRNG

Les travaux s’appuieront tout d’abord sur la réalisation d’un double état de l’art bibliographique : un premier portant sur les solutions de TRNG afin de cibler au mieux les problématiques et les moyens d’y répondre, et un second portant sur la modélisation analogique générique de PLL. Les travaux consisteront ensuite à identifier des solutions d’implantation et d’outillage qui seront mises en œuvre physiquement sur FPGA et dans le cadre de testchips ASIC. Les activités couvriront un ensemble large de compétences, depuis la modélisation mathématique jusqu’à l’implantation matérielle, en passant par la simulation et la caractérisation de paramètres électriques analogiques.

Innovation, passion, ambition : rejoignez Thales et créez le monde de demain, dès aujourd’hui.


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Gennevilliers, France

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